Manuel Naranjo
EditorDurante años, fabricar un chip más potente ha significado básicamente lo mismo: encoger los transistores para meter más cantidad en el mismo trozo de silicio. Esa receta ha funcionado durante décadas, primero con los planos, después con los FinFET y más tarde con los Gate-All-Around que ya usan procesadores como el Exynos 2600. Pero esa miniaturización tiene un límite físico cada vez más cerca, y ahí es donde entra la última apuesta de Samsung.
La compañía surcoreana ha presentado una arquitectura llamada 3D Stacked FET que, en vez de colocar los transistores uno junto a otro en una superficie plana, los apila verticalmente. No es la primera vez que Samsung baraja una estructura tridimensional para salvar a sus procesadores Exynos, aunque ahora el avance ya tiene resultados concretos presentados ante la comunidad científica.
Qué cambia exactamente con el 3D Stacked FET
Un chip está formado por millones de transistores de dos tipos, n y p, que normalmente conviven lado a lado en la misma capa. Samsung ha conseguido colocar uno encima del otro, lo que libera una cantidad notable de espacio en el chip sin tener que reducir aún más el tamaño de cada transistor por separado.
La compañía mostró esta arquitectura en el VLSI Symposium 2026, con un trabajo que terminó llevándose el premio a mejor ponencia entre más de mil presentadas, con una puntuación de 8,29 sobre 10. El jurado también lo incluyó entre los Technical Highlights de la edición y lo destacó en el material oficial del congreso, algo que no es habitual para un fabricante de semiconductores.
Los problemas que ha tenido que resolver Samsung
Apilar transistores suena sencillo sobre el papel, pero meter dos capas activas en el mismo espacio trae consigo problemas de alimentación eléctrica, de uniformidad en la fabricación y de interferencias entre ambas capas. Samsung explica que ha abordado estos frentes con tres soluciones concretas.
Por un lado, ha recurrido a canales de nanosheet triple apilados para garantizar que la corriente siga circulando con normalidad pese a la estructura tan compacta. Por otro, ha empleado una técnica avanzada de crecimiento epitaxial que permite crear capas limpias y sin defectos, clave para que la señal eléctrica no se degrade. Y para separar ambas capas de transistores sin que se molesten entre sí, ha desarrollado una estructura aislante a la que llama Middle Dielectric Isolation.
La demostración se hizo con un gate pitch (la distancia entre puertas de transistores contiguos) de 42 nanómetros, y Samsung asegura que comprobó la uniformidad del proceso comparando varias estructuras repartidas por la misma oblea, con resultados consistentes entre ellas.
Qué significa esto para los futuros Galaxy
Aquí toca ser prudentes con los plazos: Samsung no ha dado ninguna fecha de cuándo esta arquitectura podría llegar a procesadores comerciales, así que pensar ya en un Exynos con esta estructura para el próximo Galaxy S sería ir demasiado rápido.
Lo que sí deja claro este trabajo es la dirección en la que se mueve la industria. Si el 3D Stacked FET acaba aplicándose a procesos de fabricación avanzados, los chips podrían ganar densidad de transistores sin disparar el tamaño físico, lo que en la práctica se traduce en procesadores capaces de hacer más cosas sin que la batería del móvil lo note tanto.
Es justo el tipo de problema que ha lastrado a los Exynos frente a Qualcomm en los últimos años, entre calentamiento y consumo en cargas sostenidas.
De momento, esto es investigación de fondo, del tipo que tarda varias generaciones de chips en llegar al mercado. Pero confirma que Samsung sigue moviendo ficha en este terreno: el de la fabricación de sus propios procesadores.
Imágenes | Samsung con edición
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